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Create time: 2007-01-22 22:11:46

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statuscomarition.rar - 该模块的工作原理是把来自并行输入与状态控制模块的两组并行输出信号进行高低为对应的电平比较。 若对应状态相同则输出为1,否则为0。图中A0-A9为A组并行码;clk0为时钟信号,z为比较输出。
stasus1-counting.rar - 连1状态计数器与输出控制电路的功能有两个:一个是对状态比较器输出的连1状态进行计数,当计数器的计数量达到设置值是,计数器输出为1,并控制“并行输入与状态控制”电路,使各并行输出位置“0”。这样,状态比较起的各输入位皆为“0”,则其输出为“0”,表示状态已同步;若状态不同步,则连“1”计数器的输出始终为“0”。 连“1”计数器的另一个功能是:当其输出为1时,才使误码计数其进行计数。若在整个系统已同步后,出现了状态失步,则通过图中的误码统计与门限检测电路的输出状态控制连1计数器。en端的信号来自状态并行比较器的输出;clr来自误码统计与门限检测的输出信号;clk为时钟信号;outp为连1计数输出。当连1个数达到设定的个数时输出为1;并送给并行输入与状态控制器,使其输出置0,以实现同步保护控制。
Mov9.rar - 本工程实现的是9位义位与串并变换模块 具体工作过程是: 在时钟CLK的上升沿触发下,从inp端输入接收m序列,按顺序inp->A9->A8->...->A0进行意味,同时把A9,A8,...A0的输出分别给B9,B8,B7,...从而完成串并转换的功能。Q端的信号取自A0的输出短,作为一位4位后的串行m序列信号。 clk为输入时钟信号;inp为接收序列信号输入;Q为串行序列输出;B0~B3为四位并行序列输出。
bit-catchingupFPGA.rar - 本文是在FPGA下,实现的有关接收机位同步电路文章,介绍了实现的方法等。
wavelet_filter.rar - 这是一个用小波对含噪信号进行滤波处理的程序,程序中还包括了功率谱密度分析等。

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