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工程.rar - 基于FPGA的UART VHDL实现 工程\db 工程\incremental_db 工程\baud.asm.rpt 工程\baud.bsf 工程\baud.done 工程\baud.dpf 工程\baud.epe.rpt 工程\baud.epe.summary 工程\baud.fit.rpt 工程\baud.fit.smsg 工程\baud.fit.summary 工程\baud.flow.rpt 工程\baud.map.rpt 工程\baud.map.summary 工程\baud.mif_update.rpt 工程\baud.pin 工程\baud.pof 工程\baud.qpf 工程\baud.qsf 工程\baud.qws 工程\baud.sim.rpt 工程\baud.sof 工程\baud.tan.rpt 工程\baud.tan.summary 工程\baud.vhd 工程\baud.vhd.bak 工程\baud.vwf 工程\baud_assignment_defaults.qdf 工程\baud_early_pwr.txt 工程\Block1.bdf 工程\Block1.bsf 工程\Block1.vwf 工程\Div12.vhd.bak 工程\fp.vhd 工程\jsq.bsf 工程\jsq.vhd 工程\jsq.vhd.bak 工程\jsq.vwf 工程\reciever.bsf 工程\reciever.vhd 工程\reciever.vhd.bak 工程\reciever.vwf 工程\top.bdf 工程\top.bsf 工程\top.vhd 工程\top.vhd.bak 工程\top.vwf 工程\transfer.bsf 工程\transfer.vhd 工程\transfer.vhd.bak

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