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versatile_fifo_latest.tar.gz - 用16*8 RAM实现一个同步先进先出（FIFO）队列设计。由写使能端控制该数据流的写入FIFO，并由读使能控制FIFO中数据的读出。写入和读出的操作由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示。
oc8051-1.rar - 以8051单片机为蓝本，并与FPGA内部结构相结合，使用硬件描述语言Verilog来实现整个系统的逻辑描述

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