qianzhaowang

Directory: VHDL-FPGA-Verilog
Plat: Verilog
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Upload time: 2019-01-21 17:18:13
Uploader: 明月心447
Description:   A simple implementation of Gigabit Ethernet UDP protocol can realize data sending and receiving and ARP, and realize Ethernet communication between PC and FPGA.

File list:
qianzhaowang\prj\1.stp, 839 , 2018-08-26
qianzhaowang\prj\1_auto_stripped.stp, 62063 , 2018-08-26
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qianzhaowang\prj\db\altsyncram_1v14.tdf, 94447 , 2018-08-23
qianzhaowang\prj\db\altsyncram_2124.tdf, 123298 , 2018-08-25
qianzhaowang\prj\db\altsyncram_2u14.tdf, 26705 , 2018-08-25
qianzhaowang\prj\db\altsyncram_2v14.tdf, 57931 , 2018-08-23
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qianzhaowang\prj\db\altsyncram_e124.tdf, 158872 , 2018-08-26
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qianzhaowang\prj\db\altsyncram_g9g1.tdf, 29076 , 2019-01-05
qianzhaowang\prj\db\altsyncram_gu14.tdf, 41821 , 2018-08-23
qianzhaowang\prj\db\altsyncram_gv14.tdf, 67365 , 2018-08-26
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qianzhaowang\prj\db\altsyncram_hr81.tdf, 165897 , 2018-08-15
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qianzhaowang\prj\db\a_dpfifo_dh31.tdf, 6205 , 2018-08-15
qianzhaowang\prj\db\a_dpfifo_dt21.tdf, 6127 , 2018-08-15
qianzhaowang\prj\db\a_dpfifo_fh31.tdf, 6204 , 2018-08-15
qianzhaowang\prj\db\a_dpfifo_gc31.tdf, 6174 , 2019-01-05
qianzhaowang\prj\db\a_dpfifo_gh31.tdf, 6201 , 2018-08-17
qianzhaowang\prj\db\a_dpfifo_ko21.tdf, 6106 , 2019-01-05
qianzhaowang\prj\db\a_dpfifo_la31.tdf, 6165 , 2019-01-05
qianzhaowang\prj\db\a_dpfifo_nr21.tdf, 6128 , 2018-08-15
qianzhaowang\prj\db\cmpr_1u8.tdf, 2657 , 2018-08-15
qianzhaowang\prj\db\cmpr_3u8.tdf, 2824 , 2018-08-17
qianzhaowang\prj\db\cmpr_4u8.tdf, 2898 , 2018-08-15
qianzhaowang\prj\db\cmpr_is8.tdf, 1968 , 2019-01-05

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