dev

Directory: VHDL-FPGA-Verilog
Plat: Verilog
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Description:   FIFO containing SDRAM program controlled by FPGA It is divided into the top-level file of SDRAM controller after FIFO and the initialization module of SDRAM, and the corresponding simulation program.

File list:
dev, 0 , 2018-09-14
dev\Sdram_Control.qpf, 1295 , 2017-04-01
dev\Sdram_Control.qsf, 6419 , 2018-09-14
dev\Sdram_Control.qws, 6328 , 2018-09-14
dev\Sdram_Control_assignment_defaults.qdf, 49808 , 2018-09-05
dev\Sdram_Control_nativelink_simulation.rpt, 986 , 2018-09-12
dev\db, 0 , 2018-09-14
dev\db\.cmp.kpt, 212 , 2018-09-10
dev\db\Sdram_Control.db_info, 140 , 2018-09-14
dev\db\Sdram_Control.sld_design_entry.sci, 270 , 2018-09-14
dev\db\a_gray2bin_ugb.tdf, 1718 , 2018-09-05
dev\db\a_graycounter_pjc.tdf, 3836 , 2018-09-05
dev\db\a_graycounter_t57.tdf, 3739 , 2018-09-05
dev\db\alt_synch_pipe_ikd.tdf, 2269 , 2018-09-05
dev\db\alt_synch_pipe_jkd.tdf, 2269 , 2018-09-05
dev\db\altsyncram_jc11.tdf, 21070 , 2018-09-05
dev\db\cmpr_f66.tdf, 2368 , 2018-09-05
dev\db\dcfifo_ghl1.tdf, 7724 , 2018-09-05
dev\db\dffpipe_3dc.tdf, 1874 , 2018-09-05
dev\db\dffpipe_gd9.tdf, 1650 , 2018-09-05
dev\db\dffpipe_hd9.tdf, 1813 , 2018-09-05
dev\db\dffpipe_id9.tdf, 1813 , 2018-09-05
dev\db\logic_util_heursitic.dat, 85888 , 2018-09-05
dev\db\prev_cmp_Sdram_Control.qmsg, 149054 , 2018-09-10
dev\fifo_rd.qip, 0 , 2017-04-01
dev\fifo_wr.qip, 0 , 2017-04-01
dev\greybox_tmp, 0 , 2018-09-14
dev\greybox_tmp\cbx_args.txt, 366 , 2018-09-10
dev\incremental_db, 0 , 2018-09-14
dev\incremental_db\README, 653 , 2017-12-08
dev\incremental_db\compiled_partitions, 0 , 2018-09-14
dev\incremental_db\compiled_partitions\Sdram_Control.db_info, 140 , 2018-09-14
dev\output_files, 0 , 2018-09-14
dev\output_files\Sdram_Control.done, 26 , 2018-09-05
dev\output_files\Sdram_Control.fit.rpt, 336191 , 2018-09-10
dev\output_files\Sdram_Control.fit.smsg, 703 , 2018-09-10
dev\output_files\Sdram_Control.fit.summary, 632 , 2018-09-10
dev\output_files\Sdram_Control.flow.rpt, 12013 , 2018-09-10
dev\output_files\Sdram_Control.map.rpt, 132859 , 2018-09-10
dev\output_files\Sdram_Control.map.smsg, 526 , 2018-09-10
dev\output_files\Sdram_Control.map.summary, 493 , 2018-09-10
dev\simulation, 0 , 2018-09-14
dev\simulation\modelsim, 0 , 2018-09-14
dev\simulation\modelsim\Sdram_Control_run_msim_rtl_verilog.do, 1846 , 2018-09-12
dev\simulation\modelsim\Sdram_Control_run_msim_rtl_verilog.do.bak, 1846 , 2018-09-05
dev\simulation\modelsim\Sdram_Control_run_msim_rtl_verilog.do.bak1, 1846 , 2018-09-12
dev\simulation\modelsim\modelsim.ini, 11131 , 2018-09-12
dev\simulation\modelsim\msim_transcript, 692904 , 2018-09-12
dev\simulation\modelsim\rtl_work, 0 , 2018-09-14
dev\simulation\modelsim\rtl_work\_info, 4824 , 2018-09-12
dev\simulation\modelsim\rtl_work\_temp, 0 , 2018-09-14
dev\simulation\modelsim\rtl_work\_vmake, 26 , 2018-09-12
dev\simulation\modelsim\rtl_work\fifo_rd, 0 , 2018-09-14
dev\simulation\modelsim\rtl_work\fifo_rd\_primary.dat, 1586 , 2018-09-12
dev\simulation\modelsim\rtl_work\fifo_rd\_primary.dbs, 1478 , 2018-09-12
dev\simulation\modelsim\rtl_work\fifo_rd\_primary.vhd, 641 , 2018-09-12
dev\simulation\modelsim\rtl_work\fifo_rd\verilog.prw, 520 , 2018-09-12
dev\simulation\modelsim\rtl_work\fifo_rd\verilog.psm, 12144 , 2018-09-12
dev\simulation\modelsim\rtl_work\fifo_wr, 0 , 2018-09-14
dev\simulation\modelsim\rtl_work\fifo_wr\_primary.dat, 1586 , 2018-09-12
dev\simulation\modelsim\rtl_work\fifo_wr\_primary.dbs, 1478 , 2018-09-12
dev\simulation\modelsim\rtl_work\fifo_wr\_primary.vhd, 641 , 2018-09-12
dev\simulation\modelsim\rtl_work\fifo_wr\verilog.prw, 520 , 2018-09-12
dev\simulation\modelsim\rtl_work\fifo_wr\verilog.psm, 12144 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdr, 0 , 2018-09-14
dev\simulation\modelsim\rtl_work\sdr\_primary.dat, 25748 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdr\_primary.dbs, 15276 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdr\_primary.vhd, 3518 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdr\verilog.prw, 6693 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdr\verilog.psm, 273304 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdram_control, 0 , 2018-09-14
dev\simulation\modelsim\rtl_work\sdram_control\_primary.dat, 9329 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdram_control\_primary.dbs, 11812 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdram_control\_primary.vhd, 3603 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdram_control\verilog.prw, 4238 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdram_control\verilog.psm, 106200 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdram_control_top, 0 , 2018-09-14
dev\simulation\modelsim\rtl_work\sdram_control_top\_primary.dat, 4820 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdram_control_top\_primary.dbs, 6118 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdram_control_top\_primary.vhd, 3928 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdram_control_top\verilog.prw, 1951 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdram_control_top\verilog.psm, 44536 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdram_control_top_tb, 0 , 2018-09-14
dev\simulation\modelsim\rtl_work\sdram_control_top_tb\_primary.dat, 3049 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdram_control_top_tb\_primary.dbs, 4540 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdram_control_top_tb\_primary.vhd, 2478 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdram_control_top_tb\verilog.prw, 2100 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdram_control_top_tb\verilog.psm, 31392 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdram_init, 0 , 2018-09-14
dev\simulation\modelsim\rtl_work\sdram_init\_primary.dat, 1991 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdram_init\_primary.dbs, 2522 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdram_init\_primary.vhd, 2728 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdram_init\verilog.prw, 728 , 2018-09-12
dev\simulation\modelsim\rtl_work\sdram_init\verilog.psm, 28112 , 2018-09-12
dev\simulation\modelsim\sdr_parameters.h, 15934 , 2017-03-25
dev\simulation\modelsim\vsim.wlf, 98304 , 2018-09-12

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